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技术前沿：Alphawave Semi 引领 3nm UCIe 芯粒创新

里程碑事件：Alphawave Semi 成功研发全球首个 3nm UCIe 芯粒

Alphawave Semi，一家专注于高端连接解决方案的科技公司，近期宣布了其在先进封装技术领域的重大突破——成功研发了业界首款基于台积电 CoWoS 封装技术的 3nm UCIe 芯粒。这一成果不仅标志着在超大规模、高性能计算和人工智能领域的技术进步，也为系统级封装（SiP）领域带来了革命性的连接解决方案。

技术亮点：3nm 芯粒的多功能应用与创新特性

这款 3nm 芯粒专为满足高需求计算环境设计，旨在为用户提供构建复杂系统级封装的强大工具。Alphawave Semi 高级副总裁兼定制硅和 IP 总经理 Mohit Gupta 表示，这一成就展示了公司在利用台积电 3DFabric 生态系统方面的专业实力，以及提供顶级连接解决方案的能力。

该芯粒不仅能够单独用于连接符合 UCIe 1.1 标准的其他芯粒，更主要地，它被设计为集成到其他芯粒中，通过 die-to-die 连接实现高效数据传输。经过硅验证的 3nm die-to-die 接口 IP，利用台积电最尖端的制造工艺，为构建多芯粒 SiP 提供了强大的技术支持。

性能指标：8 Tbps/mm 带宽密度与多协议兼容性

这款 3nm 芯粒展现出卓越的带宽密度，达到 8 Tbps/mm，支持台积电 CoWoS 2.5D 硅中介层封装技术，集成物理层和控制器 IP，兼容 PCIe、CXL、AXI-4、AXI-S、CXS 和 CHI 等多种通信协议，满足了不同应用场景的需求。

技术规范与测试功能：Uranium Chiplet Interconnect Express 的最新标准与全面验证

Alphawave Semi 的 UCIe 子系统 IP 遵循最新的 UCIe 规范 Rev 1.1，并提供了丰富的测试与调试功能，包括 JTAG、BIST、DFT 和 Known Good Die（KGD）等，确保了产品的可靠性与稳定性。

相关名词解析

• Die: 裸晶，是未封装的集成电路基础单元。
• Chiplet: 芯粒，具有特定功能模块的小型集成电路，适合在封装内与其他芯粒协同工作。
• UCIe: 通用芯粒互连，一种开放标准，用于芯粒间的裸晶互联与序列总线。
• CoWoS: 包含 Chip-on-Wafer（芯片堆叠）和 Wafer-on-Substrate（芯片堆叠于基板）的技术，用于复杂封装设计。
• 系统级封装: 集成电路的一种高级封装形式，将整个系统或子系统集成在一个封装内，支持多芯片堆叠与复杂互连。

结语：Alphawave Semi 的技术创新引领行业新纪元

Alphawave Semi 的此次研发不仅代表了在 3nm UCIe 芯粒领域的重大突破，更为高性能计算和人工智能领域带来了全新的连接解决方案。通过整合先进封装技术和创新的芯粒互连标准，Alphawave Semi 正在推动行业向前发展，为未来的计算技术设定了新的标杆。